('Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z','Z') WHEN    OTHERS;

    csa:

    signal_Q(31 downto 30)<="11" WHEN IN_88='1' ELSE

          "00";

    END rtl; 
 
 
 
 
 
 
 

1. Результаты  работы

 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

Рис 1.1.2 Векторная  диаграмма работы устройства sgd9

ис 2.1.2 Векторная диаграмма работы устройства sgd9 
 
 
 

2. ТЗ.2
1. Листинг файла LPM_RG.tdf

    PARAMETERS

    (

    WIDTH= 7

    );

    ASSERT(WIDTH>0)

      REPORT "Value of WIDTH parameter must be greater than %"WIDTH

      SEVERITY ERROR;  

    SUBDESIGN LPM_RG

    (

    D[WIDTH..0]             : INPUT = GND;

    CLR,PR                  : INPUT = VCC;

    WR                      : INPUT;

    Q[WIDTH..0]             : OUTPUT;

    )

    VARIABLE

      FF[WIDTH..0]          : DFF;

    BEGIN

        FF[].CLK =WR;

          FF[].d  =D[];

          FF[].CLRN =CLR;

          FF[].PRN =PR;

          Q[]   =FF[].q;

    END;

2. Листинг файла mezanin.tdf

    INCLUDE "LPM_RG.INC";

    SUBDESIGN mezanin

    (

      D[7..0],WR,DWR32,SEL46,RSYS : INPUT;

      MA[3..0],A[5..0],23R,22R,26R : OUTPUT;

      OK[16..1] : BIDIR;

    )

    VARIABLE

    RG_A : LPM_RG WITH (WIDTH = 3);

    RG_B : LPM_RG WITH (WIDTH = 5);

    RG_C : LPM_RG WITH (WIDTH = 7);

    RG_D : LPM_RG WITH (WIDTH = 7);

    BUF_OK[16..1] : OPNDRN; 

    BEGIN

    RG_A.D[]          = D[3..0];

    RG_B.D[]          = D[5..0];

    RG_C.D[]          = D[7..0];

    RG_D.D[]          = D[7..0];

    RG_A.CLR          =!RSYS;

    RG_B.CLR          =!RSYS;

    RG_C.PR           =!RSYS;

    RG_D.PR           =!RSYS;

    22R               =RSYS;

    23R               =RSYS;

    26R               =RSYS; 

    TABLE

       WR, DWR32, SEL46 => RG_A.WR, RG_B.WR, RG_C.WR, RG_D.WR;

        0,       0,            0   =>           0,              0,         0,                 0;

        0,       0,            1    =>            0,               0,             0,                  0;

        0,       1,            0   =>           1,              0,             0,                  0;

        0,        1,            1    =>           0,              1,             0,                  0;

        1,       0,            0    =>           0,              0,             1,                  0;

        1,       0,            1    =>            0,               0,             0,                  1;

        1,        1,            0    =>           0,              0,             0,                 0;

        1,        1,            1    =>           0,              0,            0,                  0;

    END TABLE; 

    MA[]              =RG_A.Q[];

    A[]               =RG_B.Q[];

    BUF_OK[8..1].in   =RG_C.Q[];

    BUF_OK[16..9].in  =RG_D.Q[];

    OK[]              =BUF_OK[].out;

    END; 

3. Результаты  работы синтезированного устройства:

Рис 3.2.3 Векторная диаграмма работы устройства mezanin 
 
 
 

3. Файл  “Раздел 2-МС15”:

 
 

Заключение

По окончанию производственной практики в организации НПО «Аврора» я сделал 3 задания. Несмотря на то , что эти задания не были сложными для меня я все же получил небольшой опыт и знания в разработке цифровых устройств. Исходя из этого я делаю вывод : цель практики была достигнута.

Приобретенный мной опыт и знания заключается в том, что я научился проектировать  цифровые устройства в новой для меня среде MAX+PLUSII а также научился использовать язык AHDL. Исходя из того ,что ЦУ можно проектировать используя язык AHDL или VHDL встает вопрос выбора. И как во всех подобных случаях ответ на этот вопрос не однозначен.

Плюсы и минусы AHDL и VHDL:

• AHDL : Недостаток AHDL в его проприетарности. Преимущество AHDL в том, что все конструкции языка синтезируемы. В сравнении с Verilog AHDL как язык ассемблера в сравнении с языком высокого уровня: в AHDL больше контроля, но меньше высокоуровневой поддержки.
• Средствами языка VHDL возможно проектирование на различных уровнях абстракции (поведенческом или алгоритмическом, регистровых передач, структурном), в соответствии с техническим заданием и предпочтениями разработчика.

Исходя из этого  делаю вывод : профессиональный программист владеющий языками VHDL и AHDL сможет реализовать более гибкие решение нежели инженер владеющий только одним из языков. 
 
 
 
 
 
 
 
 
 
 

Список  используемых источников

1. ОАО "Концерн" НПО "Аврора". - URL: http://www.avrorasystems.eom/1/001/1/
2. www.altera.com/
3. Язык описания цифровых устройств  AlteraHDL
4. http://ru.wikipedia.org/wiki/VHDL
5. http://ru.wikipedia.org/wiki/AHDL

Перечень  обозначений

ТЗ – техническое  задание;

САПР - Система автоматизированного проектирования

VHDL -  (англ. VHSIC (Very high speed integrated circuits) Hardware Description Language) —язык описания аппаратуры интегральных схем

AHDL –Altera HDL

БИС – Большая интегральная схема.

ЦУ – цифровое устройство.