Разработка архитектуры специализированного микрокомпьютера

 

     Назначение выводов:  A0-A8 — адресные входы; DI - информационный вход; WR - вход сигнала записи; RAS - вход сигнала выборки строк; D0 - информационный выход; CAS - вход сигнала выборки столбцов. 

     

     Рисунок 2.3 – К565РУ7 

     Особенностью  микросхемы является увеличенный до 8 мс период регенерации, наличие встроенного  счетчика адресов строк, позволяющего использовать режим авторегенерации. В данном режиме перебор адресов  строк осуществляет внутренний счетчик, существенно ускоряя выполнение процедуры регенерации записанной в микросхему информации.

     В микросхемах реализуем слоговый режим записи (считывания) благодаря  наличию в их структуре регистра и четырех усилителей, выбираемых сигналом CAS по внутренним адресам А3А6, а также счетчика, обеспечивающего  перебор этих адресов от 00 до 11 в  циклическом режиме. Этот режим позволяет  ускоренно записывать и считывать  данные четырехразрядными кодами (слогами). Внешний адрес задается полностью, причем разряды А3А6 содержат адрес  первого бита в слоге. Затем при  активном состоянии сигнала RAS приходят последовательно четыре такта сигнала CAS. В каждом из этих тактов код внутреннего  адреса А3А6 получает единичное приращение. Данные записываются или считываются побитно последовательно во времени, причем сигнал записи—считывания остается неизменным в течение всего цикла записи (считывания). Структурная схема блока ОЗУ представлена на рисунке 2.4. 

       

     Рисунок 2.4 – Структурная схема блока ОЗУ 

     Расчет  оперативной памяти: 

     E = 2256 Кб

     Тип ИС ОЗУ: 565РУ7

     256 К х 1   Eбайт = 256/8 = 32Кбайт;

     D = 28 бит

     1 банк = 28*32 = 896 Кбайт

     N банков = 2256/1408 = 3 банка 

     2.3 Разработка устройства управления 

     Устройство  управления специализированного микрокомпьютера обеспечивает выполнение последовательности микроопераций в соответствии с кодом текущей команды и организует выборку команд программы в соответствии с выполняемой программой.

     Устройство  микропрограммного управления содержит: блок микропрограммной памяти, в котором  хранятся микрокоманды; блок генерации  адреса микрокоманды, формирующий адрес  следующей микрокоманды, который  в общем случае зависит от кода выполняемой микрооперации, кодов  и признаков выполняемых в  АЛУ операций, информации блоков синхронизации  и прерывания процессора; блок синхронизации, предназначенный для приема управляющих  сигналов и формирования последовательности синхросигналов для основных блоков специализированного микрокомпьютера  для обеспечения определенной последовательности их работы; дешифратор микрокоманд, формирующий  управляющие сигналы, поступающие  в исполнительные блоки специализированного  микрокомпьютера.

     ПЗУ микрокоманд выполнено на микросхеме К556РТ14. Разрядность адреса данных микросхем составляет 9 бит, соответственно возможно задать микрокоманд.

     Соответственно  адрес микрокоманды определяется 9-ю разрядами, которые должны формироваться в соответствии с поступившим кодом операции (КОП) от регистра макрокоманды или самим УУ в процессе выполнения микропрограммы.

     КОП в проектируемом спецкомпьютере определяется 6-ю битами, а адрес микрокоманды составляет 9 бит. Следовательно, требуется ввести преобразователь начального адреса (ПНА) построенного на микросхемах ПЗУ 556РТ17. Т.к. данная микросхема выдает 8 бита данных, то для реализации ПНА требуется две таких микросхемы. Для включения системы прерываний от УВВ также требуется преобразователь адреса (ПА), т.к. код, определяющий возникшее прерывание составляет 4 бита.

     Центральной частью устройства управления является схема управления последовательностью  микрокоманд (УПМ) К1804ВУ4. Её структурная схема выглядит, как показано на рисунке 2.5.

      Рисунок 2.5 – Структурная схема К1804ВУ4 

     Двенадцатиразрядная схема УПМ предназначена для  построения блоков микропрограммного  управления цифровых устройств.  Основная функция схемы УПМ заключается  в формировании последовательности адресов микрокоманд, хранящихся в  микропрограммной памяти, под воздействием внешних управляющих сигналов. 12-ти разрядная схема УПМ обеспечивает возможность адресации до 4096 ячеек микропрограммной памяти.

           В зависимости  от выполняемой инструкции, код которой (I0 – I3) поступает на схему управления следующим адресом (УСА).

     РгА/Сч используется в качестве буфера для записи и хранения адреса, либо в качестве числа циклов, принимаемых от внешнего источника через шину D, или в качестве счётчика циклов, содержимое которого на каждом такте уменьшается на один.

     Четырёхвходовый  мультиплексор обеспечивает выбор одного из четырёх источников адреса следующей микрокоманды: содержимого регистра адреса/счётчика, прямого входа адреса, счётчика микрокоманд, стека – в зависимости от значений разрядов I0...I3, кода микрокоманды и управляющих сигналов кода условия СС и разрешения кода условия ССЕ. Выбранный таким образом адрес поступает на выходную шину схемы УПМ – трех стабильную шину Y.

      Схема УСА представляет собой комбинационный преобразователь, предназначенный для преобразования внешних управляющих сигналов в набор управляющих сигналов для блока МПК.Общая структурная схема блока микропрограммного управления, основанная на УПМ К1804ВУ4, имеет вид рисунке 2.6. 

     Рисунок 2.6 – Структурная схема БМУ 

     Текущая информация с шины данных поступает  в регистр команд. Разряды, определяющие  код операции в команде, поступают на преобразователь начального адреса, который преобразует код операции в адрес первой микрокоманды в микропрограмме, соответствующей данной команде. Этот адрес, при наличии разрешающего сигнала на входе  OE преобразователя начального адреса,  может быть передан на шину адреса ветвления, представляющую собой внутреннюю адресную магистраль БМУ.

     Приёмником  информации в этой магистрали является схема УПМ через прямые входы  адреса. Вторым источником информации для шины адреса ветвления может служить часть РгМк,  содержащая  поле адреса  ветвления, причем эта часть регистра микрокоманд должна иметь трех стабильные выводы, управляемые по шине OE. Третьим источником информации шины адреса ветвления служит преобразователь адреса. Он содержит адреса векторов прерывания. Подключение выхода преобразователя адреса и шины адреса ветвления к входу D также управляется по соответствующему входу разрешения OE.

     Адрес микрокоманды с выхода УПМ передаётся на адресный вход памяти   микропрограмм.   Считанная   микрокоманда   располагается    в регистре  микрокоманд  (РгМк).

     Выбор источника осуществляет УПМ,  вырабатывая  три  сигнала  - PE , ME, VE, которые используются для отпирания одного из трёх внешних источников, подключённых к шине D. Информация с шины адреса ветвления поступает на прямой вход адреса УПМ.

     Адрес микрокоманды с выхода УПМ передаётся на адресный вход памяти   микропрограмм.   Считанная   микрокоманда   располагается    в регистре  микрокоманд  (РгМк).

     Кроме поля адреса ветвления считанная  микрокоманда содержит управляющие сигналы, поступающие на шину управления  (ШУ). 

     2.4 Разработка системы ввода-вывода данных 

     В структуре специализированного микрокомпьютера выделено 12 портов ввода-вывода. 6 портов являются двунаправленными и 6 портов являются портами ввода. Система портов строится на основе регистров КМ 1804ИР3.

     Данная  микросхема представляет собой 8-разрядный  параллельный двунаправленный регистр  и предназначенный для организации  порта ввода/ вывода данных ЭВМ. УГО  представлено на рисунке 2.7.

     Назначение  выводов ИМС КМ 1804ИР3 дано в таблице 2.2.

     В состав данной ИМС входят 2 8-разрядных  регистра R, S для реализации двунаправленного режима работы, а также два триггера запросов обмена FLS, FLR. Синхронизация  работы ИМС КМ 1804ИР3 осуществляется по положительному фронту импульсах  на входах CS и CR. 

     

     Рисунок 2.7 – УГО регистра КМ1804ИР3 

     Таблица 2.2 – Выводы ИМС КМ1804ИР3

     

Обозначение	Назначение	Вид выхода
DA(0-7)	Входы регистра R/ выходы регистра S	Двунаправленный три состояния
DB(0-7)	Входы регистра S/ выходы регистра R	-
FLS	Выход триггера запросов обмена FLS	-
FLR	Выход триггера запросов обмена FLR	-
EZB	Вход разрешения выхода регистра R	-
EZA	Вход разрешения выхода регистра S	-
CR	Вход синхронизации  для триггера FLR и регистра R	-
CS	Вход синхронизации  для триггера FLS и регистра S	-
ECR	Вход разрешения записи регистра R	-
ECS	Вход разрешения записи регистра S	-
RFLR	Вход обнуления  триггера запросов обмена FLR	-
RFLS	Вход обнуления  триггера запросов обмена FLS	-

 

  

Рисунок 2.8 – Блок ввода-вывода данных

 

      Так как шина данных разрабатываемого микрокомпьютера 16-разрядная, а порты  ввода/вывода 8-разрядные, для обмена информацией через порты ввода/вывода используются буферные регистры, служащие для преобразования выводимой информации из байта в слово.

     Для организации требуемого количества портов ввода/вывода требуется 12 микросхем 1804ИР3. Сигнал FLS от каждого порта ввода/вывода является запросом на прерывание от данного порта Выбор определенного порта осуществляется с помощью дешифратора отдельно для портов ввода и вывода, следовательно, необходимо использовать два дешифратора открываемых с помощью различных сигналов. Сигнал FLS от каждого порта ввода/вывода является запросом на прерывание от данного порта. Т. к. всего портов двенадцать, то необходимо четыре бита для кодирования номера порта. Таким образом, для управления системой портов ввода/вывода необходимо шесть бит от УУ.

     Состав  данной ИМС входят 2 8-разрядных регистра R, S для реализации двунаправленного режима работы, а также два триггера запросов обмена FLS, FLR. Синхронизация  работы ИМС КМ 1804ИР3 осуществляется по положительному фронту импульсах  на входах CS и CR.

     Сигнал  FLS от каждого порта ввода/вывода является запросом на прерывание от данного порта. Шина данных разрабатываемого микрокомпьютера 16-разрядная, а порты ввода/вывода 8-разрядные, для обмена информацией через порты ввода/вывода используются буферные регистры, служащие для преобразования выводимой информации из байта в слово.

     В режиме считывания из порта внешнее  устройство формирует сигнал WR=0, указывающий на запрос от ВУ. Переход WR из «1» в «0» формирует сигнал разрешения записи в RGR через DA(7…0). При этом устанавливается сигнал запроса прерываний FLS = «1». Процессор принимает сигнал запроса и формирует сигнал IOR на шине управления. Если IOR = «0» и адрес порта указан верно, то на вход EZA подается «1», что соответствует разрешению считывания данных из порта на ШД.

     В режиме записи в порт процессор формирует  на ШУ сигнал IOW=«0». На вход ECR передается «0», что соответствует перепаду из «1» в «0», т.к. сигнал IOW был установлен в «1». Подача «0» на вход ECR разрешает передачу данных с ШД на ВУ и в тоже время формирует сигнал FLR = «1» для передачи запроса к ВУ на вход RDY. При совпадении адреса порта, на вход EZB попадает «1», что разрешает выдачу данных с ШД на внешнее устройство.

     Тогда блок ввода-вывода данных будет иметь вид как на рисунке 2.8. 

 

     3 ПРОЕКТИРОВАНИЕ ВНУТРЕННЕГО ИНТЕРФЕЙСА МИКРОКОМПЬЮТЕРА 

     3.1 Включение системы прерываний в схему устройства управления спецкомпьютера 

     При проектировании данного специализированного  микрокомпьютера, необходимо реализовать  систему прерываний вида 2/12-15, т.е. двухуровневую систему пятнадцати прерываний, двенадцать из которых являются прерываниями от портов ввода/вывода и три внутренних прерываний.