Изучение и исследование микропроцессора КР580ВМ80А

Если требуется  обработка операндов, то процессор  переходит к тактам Т4,Т5 (не все  машинные циклы используют эти такты - зависит от типа команды и типа машин ного цикла).

В команде ADD r (сложение содержимого регистра r с аккумулятором) в единственном цикле ВЫБОРКА выполняется четыре такта (см.рис.6). Длительность такта определяется периодом синхроимпульсов F1, а внутренние микрооперации инициируются импульсами F2. Начало машинного цикла отмечается появлением сигнала синхронизации SYNC, длительность которого равна периоду импульсов F2. В течение сигнала SYNC выдается байт состояния процессора.

В такте Т1 адрес  команды загружается на адресную шину из программного счетчика РС и  сохраняется на ней до четвертого такта. Выдав адрес на адресную шину процессор в такте Т2 увеличевает содержимое РС на единицу и проверяет сигналы состояния ОЖИДАНИЕ, ЗАХВАТ, ОСТАНОВ. Если, например, память не готова к обмену (на линии RDY низкий уровень), процессор переходит в состояние Тw и выдает сигнал высокого уровня на линию WAIT, подтверждающий запрос памяти (см.рис.5).

Процессор остается в состоянии ожидания до тех пор, пока сигнал RDY не переходит в состояние  высокого уровня. Следующий импульс F1 переведет линию WAIT в состояние  низкого потенциала, процессор перейдет в состояние Т3. В такте Т3 извлекается команда в регистр команд РК и, в соответствии с кодом операции, в такте Т4 осуществляется подготовка операндов к выполнению операции сложения: операнд из регистра r пересылается по внутренней шине в регистр ВР, а операнд из аккумулятора А пересылается в регистр ВА. Далее в течение действия такта Т2 следующей команды, операнды складываются в АЛУ, результат сохраняется в аккумуляторе А. Совмещение тактов позволяет повысить производительность процессора.

В команде ADD M (сложение содержимого ячейки памяти с содержимым аккумулятора) цикл ВЫБОРКА (такты Т1...Т4) выполняется почти аналогично, а  цикл М2 используется для выполнения операции сложения (рис.7, 8). Для выборки  операнда из памяти в такте Т1 на адресную шину выдается его адрес из пары HL, по которому в такте Т3 операнд выбирается в регистр ВР. Собственно сложение выполняется в такте T2 следующей команды.

Рис. 7. Временная  диаграмма выполнения команды ADD M.  

Рис. 8 Выполнение команда ADD M.

При выполнении команд ввода/вывода (см.рис.9),являющихся двухбайтовыми, в первом машинном цикле на адресную шину выдается содержимое РС, которое  затем автоматически инкрементируется на единицу. Первый байт (код операции) выбирается в регистр команд. Во втором машинном цикле по адресу, указанному в программном счетчике РС, читается второй байт команды (номер порта ввода/вывода), который размещается в регистрах W,Z. В третьем машинном цикле адрес порта ввода-вывода (номер ВУ) выдается на адресную шину и осуществляется выбор порта. При этом через выбранный порт осуществляется обмен информацией между аккумулятором и шиной данных.

Рис. 9. Выполнение команды IN port.

Рис. 10. Реакция на сигнал "Запрос прерывания".  

Логика работы процессора построена так,что в последнем такте последнего машинного цикла любой команды проверяется наличие запроса прерывания. Если запрос на прерывания имеется, то ЦП выполняет цикл М1 специального типа (см.рис.10) при условии, что ранее был установлен триггер "Разрешение прерывания" (INTE). По тактовому импульсу F2 устанавливается внутренний триггер "Прерывание" (ПР). В такте Т1 цикла прерывания М1 содержимое счетчика команд не увеличивается на единицу, а сохраняется. Выдается сигнал подтверждения прерывания (INTA). В такте Т3 устройство, запросившее прерывание, выдает на шину данных код однобайтовой команды RST (или любой другой), которая выполняется.В циклах М2 и М3 (при получении команды RST n), следующих за циклом прерывания, осуществляется запись в стек по адресам указателя стека(SP-1,SP-2) первого и второго байтов содержимого счетчика команд (PC).

Режим прямого доступа  к памяти (ПДП) используется для непосредственного  обмена информацией между ЗУ и  внешним устройством (ВУ). При этом от внешнего устройства на МП поступает  сигнал захвата шин (HLD) (см.рис.11,12). Микропроцессор устанавливает свои выходы адресов и данных в высокоимпедансное состояние и вырабатывает сигнал подтверждения захвата (HLDA), завершает выполнение внутренних операций текущего цикла и переходит в состояние ожидания захвата Т ож.зх (Tw). 
Выработка сигнала ПЗХ осуществляется по разному, в зависимости от типа машинного цикла, выполняемого во время поступления сигнала ЗХ. Под действием сигнала ЗХ при наличии сигнала на входе RDY ("Готов"), указывающего готовность внешнего устройства, по импульсу F2 устанавливается внутр. триггер захвата, и по фронту следующего импульса F1 устанавливается в"I" выход HLDA. При выполнении циклов чтения (ввода) процессор подтверждает захват в начале такта Т3 (по окончании чтения). 
В циклах записи (вывода) подтверждение захвата происходит в такте, следующем за Т3 (по окончании чтения). В циклах записи (вывода) подтверждение захвата происходит в такте, следующем за Т3 (по окончании записи). Шины процессора отключаются по фронту импульса F2. Если процессор подтвердил запрос ПДП в такте Т3 цикла с большим числом тактов, то он продолжает выполнение цикла до конца. Это позволяет частично совместить обработку информации в процессоре с передачей по каналу ПДП.

По окончании  асинхронного сигнала на входе ЗХ, следующим импульсом F2 сбрасывается триггер захвата и сигнал на выходе ПЗХ устанавливается в состояние низкого потенциала по переднему фронту следующего импульса F1. Процессор переходит к выполнению следующего машинного цикла.

Если выполняется  последовательность захвата в режиме ПДП, то запросы прерывания не воспринимаются процессором до окончания обмена. При обработке прерываний запрос захвата не воспрнимается процессором до окончания выполнения только первого цикла - цикла чтения команды RST. Завершение последовательности прерывания осуществляется по окончании запрошенного режима ПДП.

При выполнении команды  останова (рис.13) процессор переходит  в состояние "Оcтанов" после  завершения такта Т2 второго машинного  цикла. Состояние останова подтверждается установкой соответствующего бита в  байте состояния, выдаваемом также в такте Т2. Из состояния останов процессор может быть выведен подачей сигнала на линию "Cброс", подачей сигнала на вход HLD или подачей сигнала прерывания (при разрешающем сигнале на выходе "Разрешение прерывания"). Заметим, что по окончании сигнала HLD процессор вновь входит в состояние "Останов" по переднему фронту F1. Установка же триггера разрешения прерывания осуществляется путем выполнения команды EI.

Рис.11. Последовательность захвата в цикле "ЧТЕНИЕ".

Рис.12. Последовательность захвата в цикле "ЗАПИСЬ".

Рис.13. Выполнение команды "останов".

2.1.5 Включение процессора

Включение необходимо осуществлять вместе с подачей сигнала  на линию "Сброс". Длительность этого  сигнала должна быть не менее трех периодов синхроимпульсов. Программный  счетчик при этом устанавливается в нулевое состояние и, следовательно, процессор начинает выполнение программы с нулевой ячейки памяти. 
По первой ко манде JMP может быть осуществлен переход к программе, расположенной в произвольном месте памяти. 
Если запуск программы в системе необходимо осуществлять по некоторому стартовому импульсу, в первых двух ячейках размещают команды EI HLT. При этом процессор переходит в состояние останова, а с приходом сигнала прерывания (ручного или автоматического) выходит из этого состояния.

Отметим также, что  содержимое рабочих регистров, регистра флажков остается не определенным, пока программа не установит их. Это необходимо иметь в виду для  исключения возможных ошибок.