Изучение и исследование микропроцессора КР580ВМ80А

• R (установка) - перевод процессора в исходное состояние. Выполнение программы начинается с нулевого адреса;
• SYNC - cигнал синхронизации, определяющий начало каждого машинного цикла команды;
• F1, F2 - входы двух неперекрывающихся последовательностей синхросигналов.

Управление ожиданием:

• WAIT (ожидание) - сигнал, что процессор ожидает,когда внешнее устройство или память будут готовы к обмену;
• RDY (готовность) - входной сигнал, указывающий, что внешнее устройство или готовы к обмену. Вместе с сигналом WAIT позволяет синхронизировать обмен с устройствами низкого быстродействия или организовать пошаговый, командный режим работы (при отладке) и останов по требуемому адресу.

Управление шинами:

• WR - выход сигнала низкого активного уровня, указывающего, что микропроцессор выдал данные на шину Д7...Д0. Используется для управления записью информации в па мять или во внешнее устройство;
• DBIN - сигнал разрешения приема информации на шину данных Д7...Д0 из памяти или внешних устройств.

Управление прерываниями:

• INT - входной сигнал запроса прерывания работы процессора, поступающий от внешних устройств;
• INTE - выходной сигнал разрешения прерывания высокого уровня, указывающий, что процессор готов к обмену (может принять запрос прерывания). После перехода к обслуживанию прерывания на выходе устанавливается сигнал низкого уровня и запросы прерывания не воспринимаются.

Управление прямым доступом к памяти (захватом):

• HLD - входной сигнал запроса на захват шин Д7...Д0, А15...А0 со стороны внешних устройств. Процессор переходит в состояние "ЗАХВАТ", и системная шина может использоваться внешними устройствами;
• HLDA - выходной сигнал подтверждения захвата шин. Является признаком допуска внешнего устройства к шинам данных и адреса системы.

2.1.3.Система  команд микропроцессора  КР580ВМ80А

В микропроцессоре  КР580ИК80А программно-доступными являются 8-битовые регистры A,B,C,D,E,H,L; 16-битовые - слово состояния PSW (регистры А и F), пары регистров B,D,H, обозначаемые по первому регистру пары BC,DE,HL соответственно, указатель стека SP и программный счетчик РС, а также отдельные признаки рeгистра F (см.рис.5).

Система команд микропроцессора содержит 78 команд и может быть разбита на следующие группы:

1. группа команд пересылки, осуществляющих передачу информации между регистрами (11 команд);
2. группа арифметических команд (14 команд);
3. группа логических команд (15 команд);
4. группа команд передачи управления (29 команд);
5. группа команд работы со стеком, ввода-вывода и управления регистрами процессора (9 команд);

2.1.4.Выполнение  команд в микропроцессоре  КР580ВМ80А.

Каждая команда  микропроцессора занимает командный цикл, состоящий из цикла выборки команды и цикла ее исполнения. Длительность цикла выборки команды различна для различных команд и зависит от длины команды (воз можны от одного трех обращений к памяти ) 
С другой стороны, длительность цикла выполнения команды зависит от типа команды и способа адресации операндов. Например,для выполнения команды ADD r требуется только одно обращение к памяти, за самой командой, а операнд находится в регистре r процессора. Для выполнения команды ADD M требуется два обращения к памяти: за командой и за операндом, адресуемым парой HL.

Таким образом, длительность командного цикла определяется числом обращений к памяти или внешнему устройству. Интервал времени на одно обращение к памяти или внешнему устройству определяется как машинный цикл М. 
Число машинных циклов в команде изменяется от одного для однобайтовых команд с регистровой адресацией до пяти для трехбайтовых сложных команд.

Машинный цикл, в  свою очередь, разбивается на машинные такты Т, в каждом из которых выполняется элементарное действие в процессоре - микрооперация. Число тактов в цикле определяется кодом команды и изменяется от трех до пяти. 
Длительность такта задается периодом синхроимпульсов F1, формируемых внешними цепями.

Для синхронизации процессора с памятью и внешними устройствами, имеющими меньшее быстродействие, для организации прямого доступа к памяти и останова процессора предусмотрены три специальных состояния: ОЖИДАНИЕ,ЗАХВАТ и ОСТАНОВ, длительность ко торых произвольная, но всегда кратная Т.

Последовательность  действий в каждом машинном цикле  определяет его тип. Имеется 10 машинных циклов:

• ВЫБОРКА - выборка из памяти байта кода операции команды;
• ЧТЕНИЕ ПАМЯТИ - выборка второго и третьего байтов команды и выборка операнда с косвенной адресацией;
• ЗАПИСЬ В ПАМЯТЬ - запись операндов или сохранение адресов при выполнении команд пересылок;
• ЧТЕНИЕ СТЕКА - обращение к стеку;
• ЗАПИСЬ В СТЕК - обращение к стеку;
• ВВОД - выполнение команды ВВ;
• ВЫВОД - выполнение команды ВВ;
• ПРЕРЫВАНИЕ - организация прерывания и останов процессора;
• ОСТАНОВ - при выполнении команды останова;
• ПРЕРЫВАНИЕ ПРИ ОСТАНОВЕ - Если прерывание возникло после выполнения команды "останов".

В каждой команде  циклы появляются в той или  иной последовательности, например:

• ADD r M1(выборка)
• ADD M M1(выборка) - М2(чтение памяти)
• IN <port> М1(выборка) - М2(чтение памяти) - М3(ввод)
• САLL <адрес> M1(выборка) - М2(чтение памяти) - М3(чтение памяти) -М4(запись в стек) - М5(запись в стек).

Каждый машинный цикл процессора идентифицируется байтом состояния, который выдается на шину данных в начале каждого машинного цикла и сопровождается выдачей сигнала синхронизации машинных циклов на вывод SYNC. Этот байт несет информацию о последующих действиях процессора и может быть использован для расширения функций управления в микропроцессорной системе. Информация о состоянии распределена в байте состояния в соответствии с табл.2, а распределение байтов состояния в зависимости от типа машинного цикла представлена в табл.3.

Таблица 2. Информация о состоянии микропроцессора КР580ИК80А

Таблица 3 Распределение байтов состояния по типам машинных циклов микропроцессора КР580ВМ80А

Табл. 4. Распределение действий по тактам процессора КР580ВМ80А.

В каждом машинном цикле выполняется обращение  к памяти. Поэтому в первом машинном такте Т1 на адресную шину выдается адрес с программного счетчика РС или указателя SP. Одновременно на шину данных выдается байт состояния (БС) и формируется сигнал синхронизации. На рис. 5 представлена временная диаграмма работы центрального процессорного элемента (ЦПЭ) КР580ВМ80А в цикле выборки. Если память или внешнее устройство не готовы к обмену (RDY=0), или есть запрос прямого доступа к памяти (ПДП), т.е. HLD=1, или выполняется команда останова, то обмен данными осуществляться не может. Процессор переходит в состояние ОЖИДАНИЕ, ЗАХВАТ или ОСТАНОВ, т.е. выполняет такты ожидания Tw, число которых определяется внешними признаками. Анализ этой информации осуществляется в такте Т2. В этом же такте содержимое РС увеличивается на 1 для адресации следующего бита.

Рис.5 Временная  диаграмма работы ЦПЭ КР580ВМ80А  в ЦИКЛЕ ВЫБОРКИ.

Если особых случаев  нет, или есть внешний сигнал из состояния  ожидания, то процессор переходит к такту Т3, в котором может производиться обращение к памяти, стеку или устройству ввода/вывода (УВВ). В результате происходит передача через шину данных байта команды,адреса или данных. При этом на выводах DBIN или WR формируются соответствующие управляющие сигналы.