2.9 Дешифраторы

 
 

      Дешифраторы предназначены для преобразования двоичного кода в напряжение логического  уровня, появляющееся в том выходном проводе, десятичный номер которого соответствует двоичному коду. Рассматриваемые дешифраторы различаются по емкости, по числу каналов, а также форматом выходного кода.

      В курсовой работе используются микросхемы ИДЗ, ИД12.Микросхема ИД3 представляет собой дешифратор-демультиплексор с 4 на 16. Логическая структура, цоколевка и условное обозначение приведены на рисунке 2.9.1, 2.9.2. Он позволяет преобразовать четырехразрядный двоичный код, поступивший на входы А0…А3, в напряжения низкого уровня, появляющееся на одном из шестнадцати выходов. Кроме четырех выходов А0…А3 устройство имеет еще два входа Е0 и Е1 разрешения дешифрации, т. е. они играют роль стробирующих входов, если на них подан низкий уровень напряжения. Если хотя бы на одном из входов ЕО и El установить высокий уровень, то на всех выходах 0...16 будет высокий уровень напряжения независимо от того, какой код подан на входы А0...A3. Такой режим используется при наращивании числа разрядов дешифрируемого кода.

     Состояния дешифратора ИДЗ приведены в таблице 14, а основные параметры в таблице 16.

       

     Рисунок 2.9.1. Логическая структура микросхемы ИД3.

     

 

     Рисунок 2.9.2. Условное обозначения и цоколевка  микросхемы ИДР3. 
 

     Таблица 14. Состояние дешифратора ИД3 

     

 
 

     Микросхема ИД12 представляют собой дешифраторы с 3 на 8. Условное обозначение и цоколевка дешифратора приведены на рисунке 2.9.3. Дешифратор имеет дополнительный вход запрета V. Если на вход V подать сигнал высокого уровня (лог. 1), то на всех выходах дешифратора будут установлены напряжения низкого уровня. Состояние дешифратора приведено в таблице 15, а основные параметры в таблице 16. 
 

     

 

     Рисунок 2.9.3. Условное обозначения и цоколевка  микросхемы ИД12. 
 

     Таблица 15. Состояния дешифратора ИД12. 

 

 

      Таблица 16. Основные параметры дешифраторов ИД3, ИД12.

     

     2.9 Сумматоры

 
 

     Сумматоры — устройства, предназначенные для  выполнения арифметического суммирования (сложения) чисел в двоичном коде. Простейший случай — это суммирование двух одноразрядных чисел: 0 + 0 = 0; 1+0=1; 1 + 1 = 10. В последнем случае выходное число (10 = 2) оказалось двоичным двухразрядным. Появившаяся в старшем разряде суммы единица называется, единицей переноса.

      Полные  сумматоры многоразрядных чисел  составляются из полных сумматоров одноразрядных чисел. Они могут выполнять основную арифметическую операцию — суммирование многоразрядных чисел двумя способами: параллельным или последовательным.

      В курсовой работе используется микросхема ИМ6 — это четырехразрядный двоичный сумматор с ускоренным переносом, логическая структура и цоколевка микросхемы представлены на рисунке 2.9.1, 2.9.2. Он принимает два четырехразрядных слова по входам данных A0...A3 и B0...B3, а по входу С— сигнал переноса. Сумма разрядов входных слов появляется на выходах ∑0...∑3. На выходе С_n+1 выделяется сигнал переноса. Суммирование чисел микросхемой ИМ3 представлено в таблице 17, основные параметры в таблице 18.

 

      

 

      Рисунок 2.9.1. Логическая структура микросхемы ИМ6. 
 

      

 

      Рисунок 2.9.2. Условное обозначение и цоколевка  микросхемы ИМ6. 
 

      Таблица 17. Суммирование чисел микросхемой ИМ3. 

 

      Таблица 18. Основные параметры сумматора  ИМ6.

      

     2.10 Компаратор

 
 

     В курсовой работе используется микросхема СП1 —  это схема сравнения (компаратор) двух четырехразрядных чисел. Логическая структура, цоколевка и условное обозначение представлены на рисунке 2.10.1, 2.10.2. Она имеет 11 входов: четыре пары (восемь входов) из них принимают два четырехразрядных числа A0...A3 и B0...B3, а три входа I(А < В), I(A=B), I(A>B) необходимы для увеличения емкости схемы (соединение нескольких ИС типа СП1). Компаратор имеет три выхода: A>B, A=B, A<B.

     Состояния СП1 приведены в таблице 19, а основные параметры в таблице 20. 
 

     

 

     Рисунок 2.10.1. Логическая структура микросхемы СП1.

 

     

 

     Рисунок 2.10.2. Условное обозначение и цоколевка  микросхемы СП1. 
 

      Таблица 19. Состояние цифрового компаратора  СП1. 
 

     Таблица 20. Основные параметры компаратора СП1.

     

 

3 РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ  СХЕМЫ УСТРОЙСТВА

     3.1 Описание работы  принципиальной схемы

 
 

     Работа  устройства сложения двух чисел с разными знаками начинается с подачи сигнала «Сброс» низкого уровня. После подачи сигнала на триггер DD2.2 он устанавливается в «1» и разрешает проход тактовых импульсов от ГТИ к первому счетчику микросхемы DD3. Одновременно сигнал «сброс» устанавливает триггер DD2.1 в «0», который разрешает работу первому счетчику микросхемы DD3 и дешифратору DD5. С приходом тактовых импульсов на счетчик DD3, он начинает вырабатывать сигналы, которые подаются на дешифратор DD5. Первый управляющий сигнал «Ввод А», от дешифратора DD5 вводит число А в регистры DD14, DD15 и знак числа А в триггер DD11.1. Второй управляющий сигнал «Ввод B» вводит число B в регистры DD16, DD17 и знак числа B в триггер DD11.2.

     После ввода чисел в регистры, они подаются на мультиплексоры DD18, DD19, DD20, DD21 при помощи которых осуществляется выбор числа, которое необходимо перевести в дополнительный код. Выходы триггеров, в которые были введены знаки чисел, поданы на логический элемент DD12. Он формирует код, который содержит информацию какое число необходимо переводить в дополнительный код. Сигналы от логического элемента DD12 подаются на управляющие входы мультиплексоров DD18, DD19, DD20, DD21, с выходов этих мультиплексоров число подается на сумматоры DD22, DD23, DD24, DD25, которые формируют дополнительный код исходного числа.

     При помощи мультиплексоров DD26, DD27, DD28, DD29, DD30, DD31, DD32, DD33 осуществляется выбор между кодом числа и его дополнительным кодом. Управляющий сигнал подается с логического элемента DD12. Затем, в сумматорах DD34, DD35, DD36, DD37 происходит сложение чисел, после чего результат подается в регистры DD40, DD41. После ввода результата в регистры в устройстве управления, от дешифратора DD5 вырабатывается третий управляющий сигнал, который переключает триггер DD2.1 в «1». Данный триггер запрещает работу первому счетчику микросхемы DD3 и дешифратору DD5, но разрешает работу второму счетчику микросхемы DD3 и дешифратору DD6. Первый управляющий сигнал «Буфер1», от дешифратора DD6 переключает триггер DD39.1 в «1», после чего триггер запрещает параллельную и разрешает последовательную загрузку данных в регистры DD40, DD41. А также данный триггер переводит буферный элемент в открытое состояние.

     С помощью дешифратора DD6 формируются 16 тактовых импульсов и подаются на регистры DD40, DD41, из которых выдается результат сложения через буферный элемент на внешнюю шину данных. Параллельно с выдачей результата происходит выдача знака результата, который был определен при помощи компараторов DD43, DD44, DD45, DD46. Последний тактовый импульс от дешифратора DD6 переключает триггер DD2.2 в «0», после чего триггер отключает дешифратор и переводит устройство сложения в режим ожидания. Одновременно триггер DD2.2 сигналом «Буфер2» переключает триггер DD39.1 в «0», после чего тот переводит буферный элемент в состояние Z и разрешает параллельную загрузку данных в регистр DD40, DD41.

 

     3.2 Расчет принципиальной  схемы

 
 

     Потребляемая  мощность для схемы рассчитывается как произведение напряжения питания на потребляемый ток каждого элемента :

     P=Uип*(SIэл);

     Подставим числовые значения Uип и Iпот взятые из справочника: