Разработка ЭВМ

Курсовая работа

по дисциплине «Организация ЭВМ»

Факультет:                           

Группа:                           

Студент:                           

Преподаватель:             

Новосибирск, 2009

1. Цель работы

2. Задание

3. Разработка гипотетической ЭВМ

3.1 Разработка центрального процессора

3.1.1 Операционный блок

3.1.2 Микропрограммное устройство управления

3.2. Система прерываний

3.3 Кэш-память

3.4 Основная память

3.5 Прямой доступ к памяти

3.6 Контроль по Хеммингу

3.7 Блок синхронизации и таймер

3.8 Устройства ввода – вывода

Клавиатура

Монитор

Жесткий диск

4. Разработка арифметического сопроцессора

Алгоритм операции умножения.

Алгоритм операции деления.

Заключение

Список литературы

1. Цель работы

Целью курсового проектирования является углубление и закрепление теоретических знаний студентов, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и алгоритмическом уровнях.

Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ, принципиальной схемы и алгоритма(ов) работы конкретного блока, входящего в состав этой ЭВМ.

2. Задание

Типовое задание на выполнение курсового проекта включает в себя общие для всех вариантов и индивидуальные для каждого варианта исходные данные. Общие исходные данные определяют минимальный состав проектируемой ЭВМ и ее основные параметры.

В состав ЭВМ входят следующие блоки:

            центральное обрабатывающее устройство (ЦОУ);

            микропрограммное устройство управления (УУ);

            оперативная память (ОП);

            блок синхронизации (БС);

            система прерывания программ (СПП);

            таймер;

            система ввода-вывода (СВВ);

            монитор, клавиатура, мышь;

Основные параметры ЭВМ:

            адресность ЭВМ - двухадресная;

            длина команды - переменная.

Разрядность ЭВМ и минимальный объем оперативной памяти выбираются самостоятельно, но должны удовлетворять следующим ограничениям:

            разрядность - не менее 16;

            емкость ОП - не менее 1 Гб.

Индивидуальные исходные данные:

       Структура ЭВМ - 3-х шинная;

       Сопроцессор – арифметический сопроцессор;

       Система прерываний – радиальная макро;

       КЭШ – команд и данных (объединенный);

       Оперативная память – обычная (многоблочная);

       Ввод – вывод напрямую (DMA – direct memory access);

       Разрабатываемый блок – арифметический сопроцессор (деление, умножение).

3. Разработка гипотетической ЭВМ

Рис. 1. Структурная схема ЭВМ

Для соединения нескольких функциональных устройств компьютера используют общую (системную) шину. В соответствии с вариантом задания гипотетическая ЭВМ имеет 3-х шинную организацию. Системная шина состоит из шины данных (DB), адресной шины (AB) и шины управления (CB).

В соответствии с их названиями можно понять, за что каждая из них отвечает:

1) Шина данных – на нее выставляются данные, от отправителя к получателю.

2) Адресная шина – не нее выставляются биты адреса ячейки, в которую мы хотим разместить данные.

3) Шина управления – на нее выставляются все управляющие сигналы.

3.1 Разработка центрального процессора

В состав центрального процессора входит операционный блок (ОБ), адресный сопроцессор и микропрограммное устройство управления (МУУ). В состав ОБ входит арифметико-логическое устройство (АЛУ), статусный регистр, логика сдвигов и интерфейсные элементы для работы на магистральные шины. ОБ выполняет арифметические, логические и сдвиговые операции. Адресный сопроцессор выполняет операции по обработке адресов. МУУ управляет работой всех устройств ЭВМ, а так же работой ОБ и адресного сопроцессора.

3.1.1 Операционный блок

Операционный блок занимается обработкой данных, хранящихся в его внутренних регистрах (регистровом файле), выполняя над ними арифметические, логические или сдвиговые операции. После каждой операции формируются один или несколько флагов, сохраняемые в статусном регистре, которые впоследствии могут использоваться МУУ либо адресным сопроцессором при выполнении операций условного перехода. Структурная схема операционного блока представлена на рисунке 2.

Регистры процессора адресуются либо из регистра команд (Рг.К), либо из регистра микрокоманд (Рг. МК, условное обозначение на схеме – просто МК). Следует заметить, т.к. запись в регистровый файл возможно только по адресу, адресуемому регистром В, то регистры по адресу А адресуются только из Рг. К.

При выполнении операции пересылки из регистра в память или из памяти в регистр, регистром микрокоманд выбирается РОН с адресом 15 (последний из адресуемых регистров).

Так же следует заметить, что, не смотря на то, что МПС IDT49C402 имеет 64 регистра в регистровом файле, для упрощения формата команд используется только 16 (т.е. 4 бита в адресном поле).

По фронту синхросигнала данные загружаются с шины данных DB во входной регистр RG IN, откуда они передаются в МПС. В это же время на входы выбора РОН поступает адрес либо из Рг. К., либо из Рг. МК. В зависимости от выполняемой АЛУ операции, результат может быть подан на выходную шину данных Y, где они в следующем цикле будут захвачены регистром RG OUT и переданы на шину данных (например, при операции пересылки регистр – память), либо сохранен в регистровом файле. Сформированные флаги АЛУ подаются на вход статусного регистра, но будут записаны в регистр только в начале следующего цикла, по фронту синхросигнала.

Рис. 2 Структурная схема ОБ

3.1.2 Микропрограммное устройство управления

МУУ состоит из:

           Регистр команд;

           Преобразователь начального адреса (ПНА);

           Секвенсор микрокоманд;

           Микропрограммная память (МПП);

           Регистр микрокоманд.

Структурная схема МУУ приведена на рисунке 3.

              Т.к. нет необходимости управлять выходом регистра команд, вход ОЕ заземлен. Выход МПП так же всегда активен, поскольку захват данных регистром происходит только по фронту синхросигнала. Т.к. микроинструкции всегда должны быть доступны устройствам, то выход регистра микрокоманд не управляется и всегда находится в активном состоянии.

              ПНА представляет собой асинхронную память, которая хранит в себе начальные адреса команд. Выбранный начальный адрес передается на вход секвенсору, который выбирает из МПП первую микрокоманду. Затем эта МК передается в регистр микрокоманд, а секвенсор выбирает следующую МК. При поступлении синхросигнала команда передается на шину инструкций, т.е. на управляющие входы всех устройств. Таким образом, реализуется конвейер 1-го порядка.

Рис. 3 Структурная схема МУУ

Адрес следующей микрокоманды может поступать из трех источников: из регистра микрокоманд, из ПНА либо из шины данных (Vector ПУ). Выбор источника контролируется выходами PL, MAP и INT. Первые два источника адреса используется при операции ветвления, а последний – при прерывании. Условие тестирования задает текущая микрокоманда.

              Секвенсор МК адресует до 4096 микрокоманд разрядностью 12 бит, может инкрементировать поступивший адрес, т.о. обеспечивая линейное выполнение микропрограммы, так же имеет стек глубиной в 9 адресов, поддерживает циклы до 4096 повторений.
3.2. Система прерываний

Система прерывания программ (для внешних прерываний) – радиальная макро. Это значит, что имеется индивидуальная линия запроса прерывания от каждого ПУ к контроллеру прерываний, который выдаёт на процессор сигнал прерывания, а в шину данных – вектор прерывания. Так же можно запрещать прерывания, используя маску прерываний (её можно задавать програмно для запрещения каких-либо определённых прерываний, кроме немаскируемых прерываний). Запоминание состояния процессора идет на макро уровне (уровне команд). Приоритет зависит от номера входа на контроллер прерываний.

                                                        Запрос 0             

                                                                                                          INT

                                                        Запрос1

                            .                            .

                            .                            .                                             VECT м

Запрос k                                              а

                                                                                                                    с

                                                                                                                    к

                                                                                                                    а                                 DB

Маска прерывания представляет собой двоичный код, разряды которого поставлены в соответствие запросам прерывания. Состояние «1» в данном разряде регистра маски разрешает, а состояние «0» запрещает (маскирует) прерывание от соответствующего запроса.

Способ формирования и передачи в ЦПУ вектора прерываний:

Переферийное устройство по своей индивидуальной линии выставляет запрос на прерывание, который приходит на контроллер прерываний, который в свою очередь выдает сигнал прерывания на процессор и выдаёт в шину данных вектор прерывания. Причём контроллер обрабатывает запросы только соответствующие маске прерывания и немаскируемые прерывания.

Принятый способ возврата из прерываний и его реализация:

При приходе сигнала прерывания на процессор, происходит запись вектора прерывания из шины данных и  его обработка. По окончании обработки идет восстановление состояния. Далее выполняется команда, следующая за исходной. Таким образом, осуществляется возврат из прерывания.

Запоминание и восстановление состояния прерываемой программы:

По приходу сигнала запроса прерывания происходит запоминание текущей программы. Так как запоминание идет на макро уровне, то ожидается завершение текущей команды, затем сохраняются значения:

       Регистров общего назначения

       регистр состояния

       счётчик команд IP

После прихода вектора выполняется соответственная программа обработки по завершении которой происходит восстановление состояния прерванной програмы. Так как текущая команда выполнена, то начинается выполнение следующей.

3.3 Кэш-память

Непрерывный рост производительности ЭВМ проявляется, в первую очередь, в повышении скорости работы процессоров, достигаемых за счет использования более быстродействующих электронных схем и специальных архитектурных решений – конвейерная и векторная обработка данных и др. Быстродействии оперативной памяти так же растет, но все время отстает от процессора, в значительной степени потому, что происходит опережающий рост ее емкости, что делает более трудным уменьшение цикла работы памяти.

Без согласования пропускных способностей процессора и памяти невозможно в ЭВМ реализовать производительность, соответствующую быстродействию процессора.

Одним из способов согласования пропускных способностей процессора и памяти является буферизация – использование включенных между процессором и ОП существенно более чем ОП быстродействующих буферных памятей сравнительно небольшой емкости. Структура процессора, содержащего буферную память команд и операндов, представлена на рисунке 6.

Рис. 6. Процессор с кэш-памятью

Кэш-память скрыта от программиста, он не может ее адресовать, и может даже не знать о ее существовании. При обращении процессора к ОП для считывания в кэш передается блок информации, содержащий нужное слово. При этом происходит опережающая выборка, т.к. высока вероятность того, что ближайшие обращения будут происходить к словам этого же блока, уже находящемся в кэш. Это приводит к значительному уменьшению среднего времени, затрачиваемого на выборку данных.

При каждом обращении к памяти контроллер кэш-памяти проверяет, есть ли действительная копия затребованных данных в кэш-памяти и одновременно инициирует обращение к основной памяти. Если она там есть, то это случай кэш-попадания (cash hit) и обращение за данными происходит только к кэш-памяти, а обращение к основной памяти прерывается. Если действительной копии там нет, то это случай кэш-промаха (cash miss), и данные берутся из основной памяти.

Алгоритм сквозной  записи WT (Write Through): предусматривает запись как в кэш (если блок памяти там представлен), так и в основную память. При этом в ОП всегда есть последняя копия хранящейся в кэш информации. Однако в этом случае длинный цикл ОП снижает производительность процессора.