Разработка узлов микропроцессорной техники

 

 

Рисунок 2.1 – Функціональна схема пристрою, що розробляється

 

2.1 Розрахунок пристрою  ведення інформації

Пристрій зчитування поштових символів – це безконтактний пристрій, реагуючий на світло. Фоторезистори R1,R4,R7,R10, що змінюють свій опір, залежно від опромінювання світлом, зачиняють, або відчиняють транзистори VT1-4, таким чином подаючи на вихід сигнали рівня логічного нуля, або одиниці(рис.2.2).

Рисунок 2.2 - Схема електрична принципова пристрою зчитування почтових символів.

Додатковою функцією введення інформації є формування сигналу  готовності «Готовий» для управління перезаписом сформованої коди. Схема  формувача зібрана на D-тригерах, і управляється імпульсами генератора.(рис.2.3).

Рисунок 2.3- Схема формувача сигналу готовності.

Схема контролю парності застосовується для виявлення одиночних помилок, викликаних перешкодами в лінії  зв’язку або в блоках пам’яті. Метод, заснований на підрахунку числа одиниці в переданих в лінію, або переданих в пам’ять на зберігання порції інформації, причому, якщо число одиниць парне – функція парності P дорівнює нулю.

Для чотририрозрядного двійкового числа таблиця станів схеми контролю парності представлена в таблиці 2.1:

Таблиця 2.1 – Таблиця станів схеми контролю парності.

Входи				Вихід
A	B	C	D	P
0	0	0	0	x
0	0	0	1	1
0	0	1	0	1
0	0	1	1	0
0	1	0	0	1
0	1	0	1	0
0	1	1	0	0
0	1	1	1	1
1	0	0	0	1
1	0	0	1	0
1	0	1	0	0
1	0	1	1	1
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	0

 

 

Карта Карно:

	1		1
1		1
	1		1
1		1

                                     

Рівняння функціонування:

Схема реалізації та умовне позначення приведені на рис. 2.4.

 

 

 

 

 

Рисунок 2.4 – Схема контролю парності.

Символом М2 позначена  операція – «сума по модулю два».

По чотири дротяній лінії  зв’язку передається паралельний  двійковий код  ABCD, а приймається код (рис.2.5).

 

 

 

 

 

 

 

Рисунок 2.5 – Передача двійкового сигналу.

З останнього вираження виходить, зо якщо передача пройшла без спотворень,

При спотворенні одного і, в загальному випадку, непарного  числа біт функція Р2=1. Експериментальна схема контролю парності представлена на мал. 2.6.

Мал. 2.6 – Експериментальна схема контролю парності.

 

Вибір схеми генератора імпульсів

Генератор імпульсів призначений  для узгодження роботи всіх вузлів пристрою, що розробляється.

Зміну імпульсів з потрібною  частотою забезпечує генератор на ІМС К155АГ3, що представлений на рис. 2.7. Тривалість вихідних імпульсів регулюється резисторами R1, R2 та конденсаторами C1, C2, що попарно рівні, та розраховується за формулою:

T=0,45 R1C1=0,45 К2С2

де f – частота, Гц; R – опір, Ом;  C – ємність, Ф.

Рисунок 2.7 – Схема генератора імпульсів.

Щоб задати режим генерації з частотою 1 Гц, користуючись формулою тривалості імпульсів мікросхеми, та умовою, що опір резисторів R1, R2 не повинен перевищувати 25 кОм задамо наступні значення опору та ємності:

R1=R2=24 кОм;

C1=C2=18,75 мкФ.

За номінальним рядом Е24 оберемо найближчі показники:

R1=R2=24 кОм;

С1=С2=18 мкФ.

В якості опорів R1, R2 використаємо резистори С2-23-0,125-24 кОм±10%.

В якості ємностей C1, C2 використаємо конденсатори К50-33-25В-18 мкФ. 

Ключ S1 використаний у схемі для зупинки генератора у разі необхідності. На рис. 2.7 генератор увімкнено в режимі автогенерації.

 

 

Пристрій введення інформації

Розроблений пристрій введення інформації представлено на мал. 2.8.Схема пристрою зчитування поштових символів виконана за допомогою фоторезисторів R1,R4,R7,R10, транзисторів VT1-4. Отриманий, в результаті роботи пристрою, двійковий сигнал, поступає на формувач сигналу готовності «Готовий», зібраний на D-тригерах DD2, DD3 серії К155ТМ2. Тригери управляються імпульсами, що виробляє генератор, зібраний на мікросхемі DD1 К155АГ3. Далі код поступає на схему контролю парності на мікросхемах DD4, DD5, та по лінії зв’язку передається на наступний пристрій – перетворювач коду, та на постійно-запам’ятовуючий пристрій.

 

2.2 Розрахунок перетворювача двійкового коду в зворотній код

Для перетворення двійкового коду в зворотній код, необхідно  побудувати таблицю функціонування перетворювача (табл. 2.2).

Табл. 2.2 – Таблиця функціонування перетворювача 

Двійковий код				Зворотній код
A	B	C	D
0	0	0	0	1	1	1	1
0	0	0	1	1	1	1	0
0	0	1	0	1	1	0	1
0	0	1	1	1	1	0	0
0	1	0	0	1	0	1	1
0	1	0	1	1	0	1	0
0	1	1	0	1	0	0	1
0	1	1	1	1	0	0	0
1	0	0	0	0	1	1	1
1	0	0	1	0	1	1	0
1	0	1	0	0	1	0	1
1	0	1	1	0	1	0	0
1	1	0	0	0	0	1	1
1	1	0	1	0	0	1	0
1	1	1	0	0	0	0	1
1	1	1	1	0	0	0	0

 

 

 

Рисунок 2.8 – Схема електрична принципова розробленого пристрою введення інформації

 

Складемо рівняння функціонування пристрою і спростимо їх:

=+ D+ C+ CD+ B+ BD+ BC+ BCD=(+ D+ C+ CD+ B+ BD+ BC+ BCD)=((+D)+ C(+D)+  B(+D)+ BC(+D))=C+ B+ BC)=((+C)

 

=+ D+ C+ CD+ A+ AD+ AC+ ACD=(+ +D+ C+ CD+ A+ AD+ AC+ ACD)=((+D)+ AC(+D)+ C(D+D)+A(D+D))=(+AC+C+A)=((+C)+A(+C))=(+A)=.

 

=.

=+ D+ B+ BD+ A+ AD+ AB+ ABD = =(+D+ B+ BD+ A+ AD+ AB+ ABD)=((+D)+ AB(+D)+ B(+D)+ A(+D)) =(+AB+B+A) =((+B) + +A(+B)) =(+A)=.

.

 

) =(+B+A+AB)= ((+B)+A(+B))=(+A)=.

=.

Згідно з отриманими рівняннями функціональна схема перетворювача двійкового коду в зворотній код представлена на рис. 2.9.

 

Рисунок 2.9 – Функціональна схема перетворювача двійкового коду в зворотній.

Схема електрична принципова перетворювача двійкового коду в  зворотній, зібрана на мікросхемі К155ЛН1, представлена на рис. 2.10.

Рисунок 2.10 – схема електрична принципова перетворювача двійкового коду в зворотній.

 

2.3 Буферний регістр

Буферний регістр призначений  для зберігання поміжної інформації та може бути реалізований за схемою регістра з паралельним введенням і  паралельним виведенням інформації на тактованих D-тригерах (рис. 2.11). Схема электрична принципова буферного регістру зібрана на мікросхемі К155МТ2 (рис. 2.12).

 Рисунок 2.11 – Регістр з паралельним введенням і паралельним виведенням інформації на тактованих D-тригерах

 

 

 

 

 

 

 

 

 

Рисунок 2.12 – Схема електрична принципова буферного регістру.

2.4 Пристрій постійного  запам’ятовування (16 х 4)

ПЗП, що працюють в нормальному  режимі, дозволяють проводити лише причитування інформації, записаної в них. Вони є незалежними пристроями, тобто що зберігають інформацію навіть при виключенні електроживлення. ПЗП, як правило, реалізуються на основі діодної матриці, в якій діоди розташовуються на пересіченні горизонтальних та вертикальних шин, що є лініями рядів та стовпців.

Дешифратор адреси обирає ту адресну шину, код якої заданий  кодом адреси. Інформація прочитується з розрядних шин. Логічна одиниця  з’явиться на тих розрядних шинах,які через діод підключені до адресної шини. Схема принципова пристрою постійного запам’ятовування представлена на рис. 2.13. Відповідно до умов завдання на вхід пристрою подається код, що задає адресу, від пристрою введення інформації.

1010, 1000, 1001, 0100, 0100, 1011, 0111, 0000,

0101, 1010, 0110, 1111, 1101, 1011, 1110, 0111.

 

 

 

 

 

 

 

 

 

 

 

 

Рисунок 2.13 – ПЗП 16х4.

2.5 Акумулятор

Акумулятор є 4-розрядним  регістром, в якому зберігається результат операції, виконаний в  пристрої постійного запам’ятовування 16 х 4. Таким чином він може бути схемою, виконаною на регістровій  пам’яті.

У паралельному регістрі на тактованих D-тригерах (рис. 2.12) код числа, що запам’ятовується, подається на інформаційні входи всіх тригерів і записується в регістр з приходом тактового імпульсу. Вихідна інформація змінюється з подачею нового вхідного слова і приходом наступного імпульсу записую Число тригерів дорівнює максимальній розрядності слів, що зберігаються. Схема електрична принципова акумулятора представлена на рис. 2.14.

Рисунок 2.14 – Схема електрична принципова акумулятора.

 

 

2.6.Логічний арифметичний  пристрій

 

Відповідно до завдання арифметичний логічний пристрій є повний чотирирозрядний паралельний суматор-віднімач, тобто пристрій, що може виконувати як арифметичне складання, так і віднімання. В першу чергу розглянемо принцип дії суматора.

Число напівсуматорів у суматорі дорівнює числу розрядів. Вихід перенесення Р кожного суматора сполучений з входом перенесення наступного, більш старшого розряду. Доданки Аі  і Ві складаються у всіх розрядах одночасно, а перенесення Р поступає із закінченням операції складання в попередньому розряді.

Таблиця функціонування суматора представлена в табл. 2.4. Згідно з  таблицею функціонування можливо скласти  рівняння функціонування.

У кожному і-розряді знаходиться  сума Si трьох чисел Аі,  Ві  і перенесення з молодшого розряду Рі і формується сигнал перенесення в старший розряд Р_і+1.

 

 

 

 Таблиця 2.4 - Таблиця функціонування паралельного сумматора

 

 

 

 

 

 

Суматор виконує функцію  віднімача, коли код числа, що потрібно відняти, подається у зворотньому додатковому коді. Також потрібно відключити вихід перенесення розряду P. Щоб виконати завдання, та зробити суматор – віднімач, що може працювати у двох режимах, треба:

1. Потрібно, щоб за допомогою керуючого сигналу суматор або складував вхідні коди, або віднімав. Для цього застосуємо схему, яка при подачі на вхід «1» буде інвертувати вхідний сигнал (перетворювати у зворотній код), а при «0» буде пропускати прямий сигнал. Це можна отримати за допомогою елементів «Виключного АБО»(рис.2.15).

 

 

 

 

 

Рисунок 2.15 - Подача сигналів на елемент «Виключне І»

 

Х	У	Вихід
0	0	0
1	0	1
0	1	1
1	1	0