Интерфейс DDR2

Материнская плата: Intel D915PCY на чипсете Intel 915

Память: 2x512 МБ PC2-4300 DDR2 SDRAM DIMM Samsung (тайминги 4-4-4-8)

Программное обеспечение

Windows XP Professional SP1

Intel Chipset Installation Utility 5.0.2.1003

RightMark Memory Analyzer 3.1

4.2. Максимальная реальная пропускная способность памяти.

              Измерение максимальной реальной пропускной способности памяти проводилось с помощью подтеста Memory Bandwidth, пресеты Maximal RAM Bandwidth, Software Prefetch, MMX/SSE/SSE2. Как говорит само название выбранных пресетов, в этой серии измерений используется стандартный метод оптимизации операций чтения из памяти — Software Prefetch, суть которого заключается в предварительной выборке данных, которые будут востребованы позже из оперативной памяти в L2 кэш процессора. Для оптимизации записи в память используется метод прямого сохранения данных (Non-Temporal Store), позволяющий избежать «засорения» кэша. Результаты с использованием регистров MMX, SSE и SSE2 оказались практически идентичными — для примера, ниже приведена картина, полученная на платформе Prescott/DDR2 с использованием SSE2.

Prescott/DDR2, максимальная реальная ПСП

Отметим, что существенных качественных отличий между DDR и DDR2 на равночастотных Prescott в этом тесте не наблюдается. Но более интересно то, что и количественные характеристики ПСП DDR-400 и DDR2-533 оказываются весьма близки! (см. таблицу). И это — несмотря на то, что память типа DDR2-533 имеет максимальную теоретическую ПСП 8.6 ГБ/с (в двухканальном режиме). Собственно, ничего удивительного в полученном результате мы не видим — ведь шина процессора — это по-прежнему 800 МГц Quad-Pumped Bus, а ее пропускная способность — 6.4 ГБ/с, поэтому именно она и является лимитирующим фактором.

Что касается эффективности операций записи, по отношению к чтению — легко увидеть, что она осталась такой же. Впрочем, это вновь выглядит вполне естественно, поскольку в данном случае предел ПСП на запись (2/3 от ПСП на чтение) явно задается микроархитектурными особенностями процессора Prescott.

4.3. Латентность памяти

              Прежде всего, остановимся несколько подробнее на том, как и почему мы измеряли «истинную» латентность памяти, поскольку ее измерение на платформах Pentium 4 — на самом деле, далеко нетривиальная задача. А связано это с тем, что процессоры этого семейства, в частности, новое ядро Prescott, характеризуются наличием довольно «продвинутого» асинхронного аппаратного префетчера данных, весьма затрудняющего объективные измерения указанной характеристики подсистемы памяти. Очевидно, что использование методов последовательного обхода памяти (прямого либо обратного) для измерения ее латентности в данном случае совершенно не годятся — алгоритм Hardware Prefetch в этом случае работает с максимальной эффективностью, «маскируя» латентности. Использование случайных режимов обхода гораздо более оправдано, однако, истинно случайный обход памяти имеет другой существенный недостаток. Дело в том, что такое измерение выполняется в условиях практически 100% промаха D-TLB, а это вносит существенные дополнительные задержки, о чем мы уже писали. Поэтому единственным возможным вариантом (среди реализованных в RMMA методов) является псевдослучайный режим обхода памяти, при котором загрузка каждой последующей страницы осуществляется линейно (сводя на нет промахи D-TLB), тогда как обход в пределах самой страницы памяти является истинно случайным.

Тем не менее, результаты наших прошлых измерений показали, что даже такая методика измерений довольно сильно занижает значения латентности. Мы считаем, что это связано с еще одной особенностью процессоров Pentium 4, а именно, возможностью «захвата» сразу двух 64-байтных строк из памяти в L2-кэш при каждом обращении к ней. Для демонстрации этого явления на представленном ниже рисунке приведены кривые зависимости латентности двух последовательных обращений к одной и той же строке памяти от смещения второго элемента строки относительно первого, полученные на платформе Prescott/DDR2 с помощью теста D-Cache Arrival, пресет L2 D-Cache Line Size Determination.

Prescott/DDR2, прибытие данных по шине L2-RAM

Из них видно (кривая случайного обхода является наиболее показательной), что доступ ко второму элементу строки не сопровождается какими-либо дополнительными задержками до 60 байт включительно (что отвечает истинному размеру строки L2-кэша, 64 байта). Область 64-124 байт соответствует чтению данных из следующей строки памяти. Поскольку величины латентности в этой области увеличиваются лишь незначительно, это означает, что последующая строка памяти действительно «подкачивается» в L2-кэш процессора сразу вслед за запрашиваемой. Какой же можно сделать из всего этого практический вывод? Самый прямой: для того, чтобы «обмануть» эту особенность алгоритма Hardware Prefetch, работающую во всех случаях обхода памяти, достаточно просто обходить цепочку с шагом, равным так называемой «эффективной» длине строки L2-кэша, которая в нашем случае составляет 128 байт.

              Итак, перейдем непосредственно к результатам измерений латентности. Для наглядности, приведем здесь графики разгрузки шины L2-RAM, полученные на платформе Prescott/DDR2.

Prescott/DDR2, латентность памяти, длина строки 64 байта

Prescott/DDR2, латентность памяти, длина строки 128 байт

Как и в случае тестов реальной ПСП, кривые латентности на другой платформе — Prescott/DDR — на качественном уровне выглядят абсолютно так же. Несколько отличаются лишь количественные характеристики. Самое время обратиться к ним.

*латентность в условиях отсутствия разгрузки шины L2-RAM

Нетрудно заметить, что латентность DDR2-533 оказалась выше, чем у DDR-400. Впрочем, ничего сверхъестественного здесь нет — согласно представленным выше теоретическим основам нового стандарта памяти DDR2, именно так оно и должно быть.

Различие в латентности между DDR и DDR2 почти незаметно при стандартном 64-байтном обходе памяти (3 нс. в пользу DDR), когда активно работает аппаратный префетчер, однако, при «двухстрочном» (128-байтном) обходе цепочки оно становится гораздо более заметным. А именно, минимум латентности DDR2 (55.0 нс) равен максимуму латентности DDR; если же сравнивать минимальные и максимальные латентности между собой, различие составляет примерно 7-9 нс (15-16%) в пользу DDR. В то же время, надо сказать, несколько удивляют практически равные значения «средней» латентности, полученные в условиях отсутствия разгрузки шины L2-RAM — причем как в случае 64-байтного обхода (с префетчем данных), так и 128-байтного (без такового).

5. Заключение.

Главный вывод, который напрашивается на основании полученных нами результатов первого сравнительного тестирования памяти DDR и DDR2, в общем виде можно сформулировать так: «время DDR2 еще не настало». Основная причина заключается в том, что пока бессмысленно бороться за увеличение теоретической ПСП путем наращивания частоты внешней шины памяти. Ведь шина текущего поколения процессоров по-прежнему функционирует на частоте 800 МГц, что ограничивает реальную пропускную способность подсистемы памяти на уровне 6.4 ГБ/с. А это значит, что в настоящее время нет смысла устанавливать модули памяти, обладающие большей теоретической ПСП, поскольку ныне существующая и широко применяемая память типа DDR-400 в двухканальном режиме полностью себя оправдывает, да и вдобавок имеет меньшую латентность. Кстати, о последней — увеличение частоты внешней шины памяти неизбежно связано с необходимостью введения дополнительных задержек, что, собственно, и подтверждают результаты наших тестов. Таким образом, можно считать, что использование DDR2 оправдает себя, как минимум, не ранее того момента, когда появятся первые процессоры с частотой шины 1066 МГц и выше, что позволит преодолеть ограничение, накладываемое скоростью шины процессора на реальную пропускную способность подсистемы памяти в целом.

Ресурсы Интернета

1. http://www.compress.ru/

2. http://www.ixbt.com/

- 19 -